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Das benachbart abgebildete Diagramm zeigt den prinzipiellen Aufbau der Adressdekodierung für ein einzelnes Zellenfeld. Die Zeilenadresse wird über n Adressleitungen dem Zeilendekoder zugeführt. Dieser wählt aus den an ihn angeschlossenen 2n Wortleitungen genau eine einzelne aus und aktiviert diese, indem er ihr Potenzial auf die Wortleitungsspannung VWL anhebt. Die dadurch im Zellenfeld aktivierte Speicherzeile gibt ihren Dateninhalt nun auf die Bitleitungen aus. Das resultierende Signal wird von den (primären) Leseverstärkern verstärkt, gespeichert und gleichzeitig wieder in die Zelle zurückgeschrieben.

Die Dekodierung der Spaltenadresse und die Auswahl der auszulesenden Daten ist ein zweistufiger Prozess. In einem ersten Schritt werden die m Adressleitungen der Spaltenadresse dem Spaltendekoder zugeführt. Dieser wählt aus den üblicherweise 2m angeschlossenen Spaltenauswahlleitungen eine aus und aktiviert diese. Damit werden – je nach Breite des Speichers – k Bitleitungen gleichzeitig ausgewählt. In einem zweiten Schritt wird im Block Spaltenauswahl diese Untermenge von k Bitleitungen aus der Menge der insgesamt k · 2m Bitleitungen mit den k Datenleitungen Richtung Außenwelt verbunden. Diese werden abschließend von einem weiteren Schreib-Lese-Verstärker (nicht eingezeichnet) verstärkt.

Um das Übersprechen zwischen benachbarten Speicherzellen und ihren Zuleitungen zu begrenzen, werden die Adressen bei der Dekodierung üblicherweise verwürfelt, und zwar nach einer standardisierten Regel, so dass sie nicht in der Reihenfolge ihrer binären Wertigkeit in der physischen Anordnung wiederzufinden sind.

• Im Ruhezustand eines DRAMs befindet sich die Wortleitung auf niedrigem Potential (UWL = 0 V). Die Zelltransistoren sind dadurch nichtleitend, die in den Kondensatoren gespeicherte Ladung bleibt – abgesehen von unerwünschten Leckströmen – erhalten.

• Beide in dem Diagramm des Zellenfeldes über den Leseverstärkern skizzierten Schalter sind geschlossen. Durch sie werden die beiden Bitleitungen, welche gemeinsam an einem Leseverstärker angeschlossen sind, auf gleichem Potential (½ · UBL) gehalten.

• Die Spannungsversorgung der Leseverstärker (UBL) ist abgeschaltet.

• Aus der bei einem Activate übergebenen Bank- und Zeilenadresse (vgl. Diagramme zum „Burst Read“-Zugriff) wird zunächst ermittelt, in welcher Bank und ggf. in welchem Speicherblock sich die angegebene Zeile befindet.

• Die Schalter zur 'Bitleitungsvorladung' werden geöffnet. Die bis dahin auf halbe Bitleitungsspannung aufgeladenen Bitleitungen sind damit von jeder Spannungsquelle abgekoppelt.

• An die Wortleitung wird eine positive Spannung angelegt. Die Transistoren des Zellenfeldes werden somit leitend. Durch die langen Wortleitungen kann dieser Vorgang mehrere Nanosekunden andauern und ist somit einer der Gründe für die „Langsamkeit“ eines DRAMs.

• Es findet ein Ladungsaustausch zwischen dem Zellkondensator und einer der beiden an einem Leseverstärker angeschlossenen Bitleitungen statt. Am Ende des Ladungsaustausches haben sich die Zelle und Bitleitung auf eine Spannung von

U = U B L 2 ⋅ ⋅ ( 1 ± ± C C + C B L ) = U B L 2 ⏟ ⏟ u r s p r u ¨ ¨ n g l i c h e B i t l e i t u n g s s p a n n u n g ± ± U B L 2 ⋅ ⋅ C C + C B L ⏟ ⏟ S p a n n u n g s a ¨ ¨ n d e r u n g {\displaystyle {\begin{matrix}U&=&{\frac {U_{BL}}{2}}\cdot (1\pm {\frac {C}{C+C_{BL}}})\\[2ex]&=&\underbrace {\frac {U_{BL}}{2}} _{\mathrm {urspr{\ddot {u}}ngliche \atop Bitleitungsspannung} }\pm \underbrace {{\frac {U_{BL}}{2}}\cdot {\frac {C}{C+C_{BL}}}} _{\mathrm {Spannungs{\ddot {a}}nderung} }\\\end{matrix}}}

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